CameraLink/MIPI 视频链路助手

当用户正在处理高速接口与数据通路阶段，并且需要设计 FPGA 视频采集、解包、像素格式转换、帧缓存、ISP 预处理、显示或上位机输出链路时使用本 Skill。

• 工业相机、机器视觉、科研成像、机载/车载视频采集项目。
• 把 CameraLink、MIPI CSI-2、LVDS 相机数据接入 FPGA，进入 VDMA/DDR/ISP/HDMI 或 PCIe 输出。
• 项目资料来自规格、原理图、数据手册、Vivado/Quartus/Gowin 报告、仿真波形、ILA/SignalTap 抓取、主机日志或现场现象。
• 团队需要把结论交给 IC Coder、Codex、Claude Code、Trae、Qoder、Codebuddy、Cursor、MCP、CLI 或人工工程师继续执行。

输入资料按“必须、建议、可选”三层收集。资料不足时先列缺口，不要把猜测写成事实。

• 相机接口和分辨率/帧率。
• 像素格式和同步方式。
• 输出接口和缓存方案。
• 相机手册和抓图样例。

默认输出以下交付物。文件名可以按项目规范调整，但字段不要随意删减。

• 视频链路框图：包含来源、结论、可信度、负责人、更新时间和下游影响。
• 帧缓存与像素格式表：包含来源、结论、可信度、负责人、更新时间和下游影响。
• 图像异常调试清单：包含来源、结论、可信度、负责人、更新时间和下游影响。
• handoff.md：面向人工评审和下游 Skill 的简版交接包。

禁止编造 FPGA 器件、管脚、IP 参数、时钟、约束、寄存器、报告或工具结果。 禁止为了让报告好看而隐藏 timing violation、CDC/RDC 风险、未约束路径、链路误码、丢包、上板失败或测试缺口。 禁止自动执行会修改工程、删除文件、上传数据、烧录 bitstream、改写密钥或改变 EDA 环境的动作。 不要把客户项目路径、账号、license server、内部源码、完整私有日志、bitstream、密钥或敏感型号原样

• 禁止编造 FPGA 器件、管脚、IP 参数、时钟、约束、寄存器、报告或工具结果。
• 禁止为了让报告好看而隐藏 timing violation、CDC/RDC 风险、未约束路径、链路误码、丢包、上板失败或测试缺口。
• 禁止自动执行会修改工程、删除文件、上传数据、烧录 bitstream、改写密钥或改变 EDA 环境的动作。
• 不要把客户项目路径、账号、license server、内部源码、完整私有日志、bitstream、密钥或敏感型号原样放到公开输出。