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可用 Skill
通用 Skill
下载压缩包，上传给你的 Agent
IC Hub 的 FPGA Skill 优先按通用压缩包交付：下载后上传到 IC Coder、Codex、Claude Code、Trae、Qoder、Codebuddy 等 Agent，并复制启动提示词。Cursor、MCP、CLI 是高级可选用法。
上传 zip
主推方式
132
已通过审核
1. 下载通用 Skill 压缩包
在 Skill 详情页完成登录、授权和积分确认后，下载包含 SKILL.md、references、templates、scripts 的 zip 包。
2. 上传到 Agent 会话
把压缩包上传给 IC Coder、Codex、Claude Code、Trae、Qoder、Codebuddy 等主流 Agent 平台。
3. 复制启动提示词
让 Agent 先读取包内文档、确认输入资料和风险边界，再进入真实 FPGA 项目任务。
启动提示词
下载 Skill 压缩包后，把压缩包上传给 Agent，并复制这段提示词作为第一条消息。
建议发送给 Agent 的第一条消息
01
本次上传的是 IC Hub 的通用 FPGA Agent Skill 压缩包。
02
请先解压并阅读 SKILL.md、skillset-manifest.json、references/、templates/、scripts/ 和 agents/ 目录。
03
在没有确认输入资料、适用边界和风险之前，不要直接修改我的工程文件，也不要执行会写入硬件、烧录、联网或删除文件的动作。
04
请先输出：1. 你理解的任务目标；2. 需要我补充的项目资料；3. 使用本 Skill 的执行计划；4. 风险和人工确认点。
05
确认后，再根据我提供的 RTL、约束、日志、板卡资料或项目说明，按 Skill 的步骤输出可复核的 FPGA 工程建议。
平台兼容
通用支持 + 深度适配
IC Hub Skill 是通用 FPGA Agent Skill 包，不绑定单一平台。
IC Coder 做深度适配，Codex、Claude Code、Trae、Qoder、Codebuddy 走通用上传方式，Cursor、MCP、CLI 作为高级/可选用法保留。
深度适配
IC Coder
面向 FPGA 研发工作流，优先读取 SKILL.md、参考资料、脚本和模板。
直接上传 IC Hub Skill 压缩包，提示 Agent 先读 SKILL.md 再处理项目资料。
- 1下载 Skill zip 包
- 2上传到 IC Coder 会话
- 3复制启动提示词
- 4确认输入资料和风险边界
通用支持
Codex
支持把 Skill 压缩包作为项目上下文上传，由 Codex 读取说明并执行任务。
上传 zip 包和项目片段，复制启动提示词，让 Codex 先做边界确认。
- 1上传 Skill zip 包
- 2补充项目片段
- 3复制启动提示词
- 4要求 Codex 先做 dry-run
通用支持
Claude Code
支持读取目录化 Skill 包，适合分析约束、日志、RTL 摘要和交付材料。
上传 zip 包或解压目录，要求 Claude Code 阅读 SKILL.md 后再输出计划。
- 1上传 zip 或解压目录
- 2要求读取 SKILL.md
- 3检查 references 与 templates
- 4输出执行计划后再继续
通用支持
Trae
适合把 Skill 作为 FPGA 项目任务提示和参考资料包使用。
把 Skill 包上传到会话或项目上下文，粘贴启动提示词后再补充项目资料。
- 1把 Skill 包加入项目会话
- 2粘贴启动提示词
- 3补充项目资料
- 4先看 Agent 的计划和风险提示
通用支持
Qoder
适合在代码理解、项目规划、检查清单生成等场景使用通用 Skill 包。
上传压缩包，要求 Qoder 读取 references 与 templates 后再给出行动清单。
- 1上传 Skill 压缩包
- 2要求读取参考资料
- 3生成行动清单
- 4确认后再处理项目文件
通用支持
Codebuddy
适合把 Skill 包作为项目助手的知识包，辅助定位和整理 FPGA 问题。
上传 zip 包并复制启动提示词，先确认输入资料是否足够再执行。
- 1上传 zip 包
- 2复制启动提示词
- 3让 Codebuddy 检查资料是否足够
- 4确认后执行分析
高级可选
Cursor
可将 Skill 摘要转成项目规则；普通用户优先使用压缩包上传方式。
需要项目规则时再使用 CLI 转换，避免把所有 Skill 默认写进项目规则。
- 1普通路径仍可上传 zip
- 2需要规则时再转换
- 3限定项目范围
- 4人工确认后写入规则
高级可选
MCP
用于工具端检索 Skill registry、manifest 和安装计划，适合团队自动化。
需要自动化检索或内部工具接入时，配置本地 stdio MCP server。
- 1确认团队需要自动化检索
- 2配置本地 MCP server
- 3只读取授权范围
- 4保留审计记录
高级可选
CLI
用于批量校验、包哈希检查和目录化安装，不再作为普通用户主路径。
需要批量或脚本化接入时再执行安装命令，先检查下载授权和包完整性。
- 1下载授权包
- 2校验 SHA256
- 3先 dry-run
- 4确认后再写入目录
高级自动化命令（可选）
普通用户不需要先执行命令。下面以 交付验收测试报告助手 为例，给团队自动化、项目规则转换、MCP 工具接入和批量校验保留命令路径。
高级自动化命令（可选）
用于团队脚本化、MCP 接入或 Cursor 规则转换；普通用户不需要先执行命令，优先上传 Skill 压缩包并复制启动提示词。
Codex 预检命令（高级）
pnpm ichub install acceptance-test-report-generator --agent codex --scope user --dry-run
自动化写入命令
pnpm ichub install acceptance-test-report-generator --agent codex --scope user
写入 Codex 官方 Agent Skills 目录，保留完整 SKILL.md 与参考资料。
- 格式
- Skill directory
- 目标路径
- user: ~/.agents/skills/acceptance-test-report-generatorproject: .agents/skills/acceptance-test-report-generator
- 1读取本地 skills/ 目录并校验 SKILL.md 元数据。
- 2复制 Skill 目录到 Codex Agent Skills 目标路径。
- 3保留 references、scripts、assets 等随包资源，便于 Codex 按描述自动触发。
- 4该 Skill 已通过当前静态审核门禁；安装前仍建议核对版本和 SHA256。
兼容旧版 Codex Desktop 的 .codex/skills 路径可用 CLI 的 --agent codex-legacy 兜底。
还没下载过 Skill？先走快速上手
快速上手会串起登录、积分、授权下载、上传压缩包、复制启动提示词和反馈入口，比直接看高级命令更适合第一次使用。
高级开发者接口
自动化只读取公开 Skill 清单
团队内部工具可以读取公开清单做检索和版本核对；完整压缩包下载仍必须走登录、授权、积分和审计链路。普通用户不用先接 API。
/api/public/install-manifest/<skill-slug>/api/public/skills/search?q=<keyword>Skill 索引
每个 Skill 都可下载为通用压缩包
详情页会展示适用场景、审核证据、下载授权、启动提示词和高级自动化入口。
交付验收测试报告助手
生成 FPGA 项目验收测试报告大纲、测试矩阵和风险声明。适合企业项目、科研验收、客户交付和内测转正式发布，重点解决“测试做了但证据散乱，交付时无法快速说明是否满足需求”这类真实 FPGA 项目问题。输出 验收报告大纲、测试矩阵和可执行的后续动作。
高速 AD/DA 采集链路助手
规划高速 AD/DA 的采样时钟、数据对齐、FIFO 缓冲、触发时间戳、DDR/DMA 带宽和丢点检测。适合雷达、测控、仪器仪表、数据采集卡、医疗和工业传感器项目，重点解决“采样率、位宽、时钟域、溢出、丢点、触发对齐和 DDR 写入节奏最容易出问题”这类真实 FPGA 项目问题。输出 采集链路架构表、FIFO 与带宽预算和可执行的后续动作。
AI 加速器量化接口助手
整理 AI FPGA 加速器量化参数、数据布局、接口协议和验证向量。适合CNN、Transformer、边缘 AI、图像识别和目标检测加速，重点解决“模型精度问题常来自量化参数和 FPGA 数据布局不一致”这类真实 FPGA 项目问题。输出 量化接口说明、数据布局表和可执行的后续动作。
异步 FIFO 使用审查助手
评估异步 FIFO 参数、跨域安全、吞吐余量和边界条件测试是否满足项目要求。适合采集链路、视频链路、跨时钟缓冲、多速率处理和接口桥接，重点解决“异步 FIFO 常被当成万能跨域方案，但深度和复位策略错误会导致偶发丢数”这类真实 FPGA 项目问题。输出 FIFO 深度建议、跨域风险清单和可执行的后续动作。
Aurora 帧格式审查助手
审查 Aurora/SerialLite 应用帧格式、错误处理和链路观测点。适合板间高速链路、光纤传输、自定义帧协议和多板系统，重点解决“Aurora 链路 up 后，应用帧格式和错误恢复仍可能导致数据错位”这类真实 FPGA 项目问题。输出 帧格式审查报告、错误计数器建议和可执行的后续动作。
AXI-Lite 寄存器审查助手
核对 AXI-Lite 寄存器映射、RTL 语义、驱动访问和文档描述之间的一致性。适合IP 封装、驱动联调、PS-PL 控制面和客户寄存器文档交付，重点解决“寄存器文档、RTL 和驱动头文件不一致，会导致现场联调反复误判”这类真实 FPGA 项目问题。输出 寄存器一致性报告、缺失或冲突字段清单和可执行的后续动作。
AXI-Stream 背压吞吐助手
分析 AXI-Stream 握手、FIFO 深度、时钟域和下游阻塞关系，输出吞吐瓶颈定位结论。适合DMA、视频流、以太网、AI 加速器和多级 pipeline 数据通路，重点解决“背压常在多级模块之间传播，单看某一级波形很难判断真正瓶颈”这类真实 FPGA 项目问题。输出 AXI-Stream 瓶颈定位表、FIFO 和数据宽度调整建议和可执行的后续动作。
Bitstream 远程升级回滚助手
建立 FPGA bitstream 远程升级和回滚方案，确保失败可恢复、版本可追溯。适合工业现场、边缘设备、企业私有部署和长期运行系统，重点解决“升级失败可能导致设备不可恢复，版本证据不全会影响交付和售后”这类真实 FPGA 项目问题。输出 golden image 策略、升级回滚流程和可执行的后续动作。
Bitstream 版本发布助手
为 FPGA 发布包生成 bitstream、约束、源码版本、IP 版本、工具版本、测试结果、哈希和回退说明。适合产品发布、客户交付、外场升级和批量生产，重点解决“FPGA 交付最怕文件版本混乱，现场烧错 bitstream 或测试报告无法追溯”这类真实 FPGA 项目问题。输出 发布 manifest、下载包文件清单和可执行的后续动作。
板卡 Bring-up 日志闭环助手
整理板卡 Bring-up 过程中的测试项、现象、证据、负责人和下一步动作。适合新板上电、核心板/底板联调、小批量试产和客户现场问题，重点解决“Bring-up 信息散落在聊天、截图和日志里，问题关闭后很难复盘”这类真实 FPGA 项目问题。输出 Bring-up 问题闭环表、下一步测试顺序和可执行的后续动作。
板级接口风险地图助手
从原理图、管脚表和外设清单中识别 FPGA 板级接口、IO bank、时钟、复位、电平和调试通道风险。适合多外设 FPGA 板卡、核心板加底板、FMC/高速连接器项目，重点解决“很多 FPGA 问题不是 RTL 错，而是 IO bank、电平标准、管脚复用、时钟输入或调试口规划错误”这类真实 FPGA 项目问题。输出 板级接口风险地图、管脚与电平核对表和可执行的后续动作。
板卡上电 Bring-up 助手
制定 FPGA 新板上电和最小系统 bring-up 流程，覆盖电源、时钟、配置、JTAG、复位和外设最小验证。适合新板首次上电、核心板加底板、产品样机 bring-up，重点解决“新板问题常混在硬件、约束、配置模式、下载器、时钟和 RTL 之间，需要有顺序地排查”这类真实 FPGA 项目问题。输出 上电 Bring-up 步骤表、最小系统测试清单和可执行的后续动作。
BRAM/URAM/DSP 推断助手
核对 BRAM/URAM/DSP 推断结果、代码风格和工具报告，给出改写建议。适合资源优化、跨工具迁移、算法模块和高性能数据通路，重点解决“推断失败会导致资源暴涨、时序变差或跨厂商行为不一致”这类真实 FPGA 项目问题。输出 资源推断风险表、代码改写建议和可执行的后续动作。
校准参数持久化助手
设计 FPGA 系统校准参数持久化、校验、版本和回滚策略。适合采集、射频、仪器设备、图像和多通道校准系统，重点解决“校准参数丢失或版本不一致会导致设备现场性能漂移”这类真实 FPGA 项目问题。输出 参数区设计、CRC 和版本策略和可执行的后续动作。
CameraLink/CoaXPress 采集助手
规划 CameraLink/CoaXPress 采集链路、格式转换、缓存和验证方法。适合机器视觉、高速相机、工业检测和科研成像设备，重点解决“相机链路经常因为像素排列和同步解释错误导致图像错位”这类真实 FPGA 项目问题。输出 采集链路方案、格式转换表和可执行的后续动作。
CameraLink/MIPI 视频链路助手
设计 FPGA 视频采集、解包、像素格式转换、帧缓存、ISP 预处理、显示或上位机输出链路。适合工业相机、机器视觉、科研成像、机载/车载视频采集项目，重点解决“真实视频链路经常卡在帧同步、行场时序、像素格式、缓存延迟和显示/采集两路不一致”这类真实 FPGA 项目问题。输出 视频链路框图、帧缓存与像素格式表和可执行的后续动作。
CAN/LIN/RS485 接口助手
审查 CAN/CAN FD/LIN/RS485 FPGA 接口、电气约束、错误处理和测试用例。适合工控、车载、仪器设备、低速控制总线和多节点通信，重点解决“低速总线问题常被忽略，但现场可靠性高度依赖电气和协议细节”这类真实 FPGA 项目问题。输出 低速总线接口核对表、错误定位路径和可执行的后续动作。
CDC Waiver 证据整理助手
为 CDC waiver 建立证据链，区分可接受例外、必须整改项和待负责人确认项。适合多时钟 FPGA 系统、交付审核、企业审计和安全评审，重点解决“大量 waiver 如果没有证据，审核时会被认为是隐藏风险”这类真实 FPGA 项目问题。输出 CDC waiver 分类表、证据索引和可执行的后续动作。
CI 回归失败分拣助手
从 CI 日志和 commit 范围中聚类失败原因，输出 owner、优先级和阻断项。适合多人协作、夜间回归、自动仿真、综合实现和发布门禁，重点解决“团队只看到回归红了，却不知道该分给谁修”这类真实 FPGA 项目问题。输出 失败聚类报告、owner 建议和可执行的后续动作。
配置模式 Strap 审查助手
检查 FPGA 配置模式、strap 电阻、启动介质和调试入口风险。适合新板 bring-up、量产检查、启动失败和配置链路调试，重点解决“配置模式拨码或 strap 错误会让板卡无法下载或量产不稳定”这类真实 FPGA 项目问题。输出 配置模式检查表、启动风险清单和可执行的后续动作。
覆盖率收敛助手
把覆盖率报告和测试列表映射到需求，输出覆盖缺口、补测优先级和不可达说明。适合仿真回归、功能验证、交付评审和持续集成测试，重点解决“覆盖率低不一定都要补，必须区分真实缺口、不可达逻辑和无意义覆盖”这类真实 FPGA 项目问题。输出 覆盖缺口表、补 case 优先级和可执行的后续动作。
DDR 带宽压力测试助手
制定 DDR 带宽压力测试方案，定位读写冲突、burst 低效和缓存不足问题。适合视频缓存、雷达缓存、DMA、多通道采集和 AI 前后处理，重点解决“DDR 校准通过不等于系统吞吐够用，真实瓶颈常在访问模式和仲裁”这类真实 FPGA 项目问题。输出 DDR 压测方案、带宽预算表和可执行的后续动作。
DDR 帧缓存与乒乓缓存助手
设计 DDR 读写缓存、VDMA/AXI DMA、地址映射、ping-pong buffer、帧边界和带宽仲裁策略。适合图像、雷达矩阵、采集回放、AI 前后处理和多路缓存项目，重点解决“DDR IP 能校准通过不代表系统能稳定跑，真实瓶颈在 burst 效率、仲裁、读写冲突和帧边界”这类真实 FPGA 项目问题。输出 DDR 缓存方案、地址映射与带宽表和可执行的后续动作。
DDR 校准与压力测试助手
分层定位 DDR 初始化、校准、读写、突发、仲裁、温漂和压力测试问题。适合Zynq、Kintex、Artix、Intel/国产 FPGA 的 DDR3/DDR4/LPDDR 项目，重点解决“DDR 问题可能来自硬件走线、电源、时钟、约束、IP 参数或用户逻辑访问节奏”这类真实 FPGA 项目问题。输出 DDR 调试分层表、压力测试计划和可执行的后续动作。
FPGA 器件与板卡选型评审助手
评估目标 FPGA 器件、核心板或开发板对接口、带宽、资源、温度、供货、工具链和量产成本的适配度。适合产品公司、实验室和项目经理在选型阶段使用，重点解决“只看 LUT 数量会误判，真实瓶颈常在高速收发器、DDR 带宽、片上 RAM、IO bank、电源和工具链”这类真实 FPGA 项目问题。输出 器件选型评审表、板卡适配风险清单和可执行的后续动作。
国产 FPGA 迁移检查助手
建立跨厂商 FPGA 工具链迁移清单，输出不可迁移项、替代方案和验证顺序。适合从 AMD/Xilinx、Intel/Altera 迁移到安路、高云、紫光同创、复旦微、易灵思等平台，重点解决“只改器件型号通常无法迁移，真正风险在 IP 替换、约束语法和时序/资源差异”这类真实 FPGA 项目问题。输出 迁移差异清单、IP 替换策略和可执行的后续动作。
EDA 环境复现助手
建立可复现 EDA 环境清单和构建入口，降低工具版本和 license 差异导致的失败。适合团队协作、客户复现、CI 服务器、外协交付和版本归档，重点解决“工程只能在某台电脑跑通，换机器就缺 license、IP 或路径”这类真实 FPGA 项目问题。输出 EDA 环境清单、复现脚本建议和可执行的后续动作。
EDA 日志定位助手
分析 EDA 工具日志，归类语法、IP、约束、时序、license、路径、内存和工具版本问题。适合日常综合、实现、bitstream、仿真和 IP 生成问题，重点解决“FPGA 工具日志很长，真正原因常在前几百行 warning 或某个 IP 子日志里”这类真实 FPGA 项目问题。输出 日志根因摘要、修复优先级列表和可执行的后续动作。
边缘 AI FPGA 加速助手
规划 FPGA AI 加速器的算子划分、量化、缓存复用、DDR 访问、AXI 控制和精度/吞吐验证。适合工业检测、视频分析、低功耗边缘推理和算法原型验证，重点解决“AI 加速项目常在量化精度、片上缓存、DDR 带宽、批处理和软件接口之间反复返工”这类真实 FPGA 项目问题。输出 AI 加速器映射表、缓存与带宽预算和可执行的后续动作。
NPU/FPGA 协同助手
规划 NPU 与 FPGA 的任务边界、接口协议和性能估算。适合AI 盒子、工业检测、边缘设备和低功耗视觉系统，重点解决“异构系统最容易把性能浪费在搬运和格式转换上”这类真实 FPGA 项目问题。输出 异构分工建议、接口协议和可执行的后续动作。
企业私有 Skill 审查助手
对企业私有 FPGA Skill 做发布前安全、依赖、版权和行为审查。适合企业内部 Skill 库、私有部署、外协协作和授权下载，重点解决“企业私有 Skill 一旦泄露敏感信息，会直接影响安全和合规”这类真实 FPGA 项目问题。输出 私有 Skill 审查报告、脱敏建议和可执行的后续动作。
EtherCAT/PROFINET 桥接助手
梳理 EtherCAT/PROFINET 与 FPGA 逻辑的桥接架构、延迟预算和测试计划。适合工业控制、实时 IO、运动控制、PLC 扩展和设备网关，重点解决“工业协议不仅是收发包，还涉及实时周期和系统安全边界”这类真实 FPGA 项目问题。输出 工业协议桥接架构、延迟预算和可执行的后续动作。
千兆/万兆以太网数据流助手
规划 FPGA 以太网 MAC/PCS/PMA、UDP 封包、ARP、帧缓存、速率控制、丢包计数和主机抓包调试。适合网络化采集、雷达回传、工业相机、分布式测控和边缘设备，重点解决“链路看似通了但会丢包、乱序、MTU 不匹配、ARP/UDP 状态机异常或 host 端收不过来”这类真实 FPGA 项目问题。输出 以太网链路架构、包格式与计数器表和可执行的后续动作。
25G/100G 以太网数据通路助手
梳理 25G/40G/100G Ethernet 从物理链路到包处理的数据通路和调试证据。适合高速网卡、交换设备、采集存储、雷达回传和数据中心边缘设备，重点解决“链路能 up 但吞吐、FEC、lane 对齐和包缓存问题仍可能导致系统不稳定”这类真实 FPGA 项目问题。输出 高速以太网 Bring-up 步骤、丢包定位路径和可执行的后续动作。
以太网抓包与链路调试助手
结合 Wireshark、FPGA ILA/SignalTap 和主机计数器定位以太网链路、包格式、丢包和吞吐问题。适合UDP/以太网回传、网络化采集和多设备互联，重点解决“以太网调试必须把 PHY/MAC/IP/UDP/应用 payload 和主机网络栈分开看”这类真实 FPGA 项目问题。输出 抓包分析报告、链路计数器核对表和可执行的后续动作。
FEC/LDPC 加速器规划助手
为 FPGA FEC 加速器规划架构取舍、接口、缓存和验证方法。适合5G、卫星通信、高速链路、通信基带和边缘处理，重点解决“FEC 性能取决于并行度、存储访问和迭代策略，不能只看算法指标”这类真实 FPGA 项目问题。输出 FEC 架构取舍表、资源和吞吐估算和可执行的后续动作。
现场问题最小复现助手
从现场资料中提取最小复现条件，生成可共享、可脱敏、可执行的问题包。适合客户现场 bug、供应商协作、远程支持和研发复现，重点解决“现场问题如果无法最小复现，研发只能猜测，修复周期会很长”这类真实 FPGA 项目问题。输出 最小复现包结构、脱敏建议和可执行的后续动作。
现场日志脱敏助手
将现场问题日志整理成可共享的脱敏包，并保留足够复现信息。适合售后、远程支持、客户现场、供应商协作和问题复现，重点解决“现场日志需要发给研发，但直接发送可能泄露客户或企业信息”这类真实 FPGA 项目问题。输出 脱敏报告、可共享日志包清单和可执行的后续动作。
固件升级序列号追踪助手
建立 FPGA 固件/bitstream 版本、序列号和生产记录追踪方案。适合量产交付、售后维护、远程升级和生产追溯，重点解决“没有追溯体系时，现场设备版本和生产批次无法定位”这类真实 FPGA 项目问题。输出 追踪字段定义、烧录流程和可执行的后续动作。
Floorplan/Pblock 规划助手
根据 utilization、timing 和层次结构规划 Pblock/Floorplan 调整方向。适合高利用率设计、SLR/多 die 器件、大型 AI/通信/视频工程，重点解决“高利用率 FPGA 不能完全依赖自动布局，floorplan 会直接影响收敛”这类真实 FPGA 项目问题。输出 floorplan 建议、风险区域和可执行的后续动作。
FMC 子卡接口适配助手
审查 FMC 子卡与载板的电气、管脚、时钟和约束适配风险。适合ADC 子卡、光口子卡、工业 IO 子卡、FMC LPC/HPC 载板，重点解决“FMC 机械兼容不代表电气和 FPGA 约束兼容”这类真实 FPGA 项目问题。输出 FMC 适配表、风险引脚清单和可执行的后续动作。
FMEA 与降额评审助手
生成 FPGA 相关 FMEA、降额关注项、失效检测策略、恢复动作和交付证据需求。适合高可靠产品、航空航天设备、长期运行工业设备，重点解决“高可靠交付不是写一句“已测试”，而是要证明失效可检测、可隔离、可恢复或可降级”这类真实 FPGA 项目问题。输出 FPGA FMEA 草案、降额与监测建议和可执行的后续动作。
形式验证属性起步助手
把接口协议和状态机规则转成可审查的形式验证属性草案和覆盖目标。适合FIFO、握手协议、仲裁器、状态机、寄存器协议和关键控制逻辑，重点解决“很多项目知道要加 assertion，但不知道从哪些协议不变量开始”这类真实 FPGA 项目问题。输出 SVA/PSL 属性草案、覆盖点建议和可执行的后续动作。
FPGA CI 回归看板助手
设计 FPGA CI 回归指标、流水线阶段、失败归因、趋势看板和发布门禁。适合有多人协作、每日构建、自动仿真或发布节奏的 FPGA 团队，重点解决“没有看板时，团队只知道“今天又没过”，不知道是代码、约束、IP、工具还是环境问题”这类真实 FPGA 项目问题。输出 CI 流水线设计、回归看板字段和可执行的后续动作。
FPGA 交付脱敏助手
对 FPGA 交付包进行脱敏审查，识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容。适合给客户、合作伙伴或外协团队交付资料前的安全检查，重点解决“FPGA 交付资料常无意泄露客户路径、license server、账号、内部 IP 名称、完整源码和设备信息”这类真实 FPGA 项目问题。输出 脱敏风险报告、交付文件清单和可执行的后续动作。
FPGA 交付审计包助手
为 FPGA 项目生成交付审计包目录、证据索引、缺失项和签核建议。适合企业验收、科研项目结题、客户交付和内部版本归档，重点解决“功能跑通不等于能交付，缺少证据会影响验收和后续维护”这类真实 FPGA 项目问题。输出 交付目录、审计证据清单和可执行的后续动作。
FPGA 培训题库助手
构建面向真实 FPGA 工程能力的培训题库、实践任务和解析。适合企业培训、招聘、内部学习路径和工程师能力评估，重点解决“只问概念题无法评估真实工程能力”这类真实 FPGA 项目问题。输出 题库、解析和可执行的后续动作。
FPGA IP 封装发布助手
规范 FPGA IP 发布包结构和版本说明，让团队能安全复用和审计。适合企业 IP 库、内部复用模块、合作交付和私有 Skill 资产，重点解决“IP 复制到新项目后经常缺依赖、缺约束、缺使用说明”这类真实 FPGA 项目问题。输出 IP 发布包结构、版本说明和可执行的后续动作。
FPGA 产测向量规划助手
按接口和风险等级规划 FPGA 产测向量、自动化测试流程和良率记录字段。适合小批量量产、板卡出厂测试、企业交付和返修定位，重点解决“只跑 demo 无法覆盖生产缺陷，返修时也缺少可追溯记录”这类真实 FPGA 项目问题。输出 产测向量表、自动化测试流程和可执行的后续动作。
FPGA 项目复盘沉淀助手
把 FPGA 项目复盘材料整理成可进入知识库或转化为 Skill 的结构化资产。适合团队经验沉淀、项目收尾、企业知识库和后续 Skill 转化，重点解决“项目结束后经验没有结构化沉淀，下个项目继续踩坑”这类真实 FPGA 项目问题。输出 项目复盘结构、可转 Skill 候选点和可执行的后续动作。
FPGA 项目方案澄清助手
把客户需求、招标技术要求、板卡资料和口头沟通整理成 FPGA 功能边界、接口清单、性能指标、验收口径和风险清单。适合军工所、科研院所、工业设备公司在立项或外协沟通阶段使用，重点解决“真实项目最容易卡在需求口径不清、接口边界不清、软件/硬件责任不清，后期变成返工”这类真实 FPGA 项目问题。输出 FPGA 项目范围说明、接口与性能指标表和可执行的后续动作。
FPGA 资源与带宽预算助手
按模块估算 FPGA 资源、片上缓存、DDR 带宽、外设吞吐和时钟频率，提前发现器件瓶颈。适合任何需要在立项早期判断器件是否够用的 FPGA 项目，重点解决“项目常到实现后才发现 BRAM、DSP 或 DDR 带宽不够，返工代价很高”这类真实 FPGA 项目问题。输出 资源预算表、带宽预算表和可执行的后续动作。
FPGA 工程仿真测试计划助手
为具体 FPGA 项目制定仿真测试计划、输入向量、scoreboard、断言、覆盖点和最小回归集合。适合缺少专职验证团队的 FPGA 产品团队，重点解决“很多 FPGA 团队只靠上板调，bug 定位慢且不可复现”这类真实 FPGA 项目问题。输出 仿真测试计划、checker 与覆盖点表和可执行的后续动作。
硬件在环 HIL 测试助手
制定 FPGA 硬件在环测试计划，明确接口映射、实时约束和验收口径。适合控制系统、航空/汽车/工业验证、实时闭环和半实物仿真，重点解决“纯仿真和真实上板之间存在断层，HIL 能提前发现闭环风险”这类真实 FPGA 项目问题。输出 HIL 测试计划、接口映射表和可执行的后续动作。
HBM/多 DDR Bank 调度助手
为 HBM 或多 DDR 系统规划 bank 映射、访问矩阵、仲裁和吞吐验证。适合高端 FPGA、AI 加速、网络处理、多通道采集和大规模矩阵处理，重点解决“多 bank 资源使用不均会让高端器件性能远低于理论值”这类真实 FPGA 项目问题。输出 bank 映射方案、吞吐估算和可执行的后续动作。
HDMI/DP 显示时序助手
建立 HDMI/DisplayPort 显示链路时序、像素格式和测试图案检查流程。适合图像显示、视频处理、调试输出、采集显示一体化系统，重点解决“显示黑屏、花屏、错位常来自时序参数或像素格式不一致”这类真实 FPGA 项目问题。输出 显示时序配置建议、兼容性检查表和可执行的后续动作。
高扇出网络修复助手
分析高扇出网络对 FPGA 时序和布局的影响，输出复制、层次和约束建议。适合时序收敛、控制信号过多、reset/enable 高扇出和大型设计，重点解决“高扇出网络会造成局部拥塞和长路径，简单加约束不能解决根因”这类真实 FPGA 项目问题。输出 高扇出风险报告、复制和层次调整建议和可执行的后续动作。
高可靠 FPGA 方案评审助手
评审高可靠 FPGA 项目的冗余、监测、复位、配置加载、在线升级、故障恢复和交付证据链。适合航空航天、无人系统、工业安全设备和长期运行设备，重点解决“高可靠项目不能只看功能跑通，必须提前设计降级、监测、恢复和交付证据”这类真实 FPGA 项目问题。输出 高可靠设计评审表、故障恢复策略和可执行的后续动作。
高速采集丢点定位助手
建立高速采集丢点定位路径和计数器体系，区分采样、缓存、总线和主机瓶颈。适合ADC/DAC、示波采集、工业采集卡、雷达回放和实验室仪器，重点解决“丢点问题通常跨越采样、缓存、总线、DDR 和主机接收多个层级”这类真实 FPGA 项目问题。输出 丢点定位路径、计数器清单和可执行的后续动作。
高速接口时序例外审查助手
审查高速接口相关时序例外，判断哪些是 IP 推荐、哪些是工程假设、哪些可能隐藏真实违例。适合PCIe、Ethernet、Aurora、DDR、ADC/DAC 等高速接口项目，重点解决“高速接口 IP 往往带一堆自动约束，用户再叠加手工约束后容易掩盖真实时序风险”这类真实 FPGA 项目问题。输出 时序例外审查表、可疑约束清单和可执行的后续动作。
高速 IO 眼图与误码调试助手
规划高速 IO 的 IBERT/收发器调试、眼图、BER、均衡参数、参考时钟和业务层误码定位。适合光纤、背板、SFP/QSFP、JESD、Aurora、10G/25G 高速链路，重点解决“高速 IO 问题可能来自参考时钟、走线、均衡、连接器、协议训练或业务层拥塞”这类真实 FPGA 项目问题。输出 高速 IO 调试记录、BER/眼图测试计划和可执行的后续动作。
高速接口 SI/PI 证据助手
把高速接口 SI/PI 资料和 FPGA 配置放到同一证据链中审查。适合PCIe、DDR、JESD、SerDes、以太网和高速板级 bring-up，重点解决“高速问题经常被误判为 RTL 或 IP 配置错误，实际来自 SI/PI 或参考时钟质量”这类真实 FPGA 项目问题。输出 SI/PI 证据核对表、FPGA 配置风险清单和可执行的后续动作。
ILA/SignalTap 触发库助手
为 ILA/SignalTap 调试建立可复用触发方案、采样深度建议和分阶段观测点。适合上板调试、现场问题复现、客户远程支持和多阶段调试，重点解决“手工配置触发条件效率低，而且经常漏掉真正能定位问题的前置状态”这类真实 FPGA 项目问题。输出 触发配置建议、观测信号分组和可执行的后续动作。
ILA/SignalTap 触发调试助手
为 FPGA 上板问题设计片上逻辑分析触发、采样深度、信号分组、状态机观测和复现步骤。适合Vivado ILA、Intel SignalTap、国产 FPGA 片上逻辑分析调试，重点解决“很多 ILA 只抓一堆信号但没有触发策略，结果既占资源又看不出结论”这类真实 FPGA 项目问题。输出 ILA/SignalTap 触发方案、观测信号清单和可执行的后续动作。
工业视觉 ISP Pipeline 助手
把图像预处理算法映射为 FPGA 流水线，明确像素格式、行场时序、延迟、缓存和画质验证方法。适合工业视觉、科研相机、机器视觉检测和边缘显示，重点解决“图像算法上板后常出现色彩异常、错行、延迟不稳定、帧缓存冲突和显示格式不匹配”这类真实 FPGA 项目问题。输出 ISP Pipeline 设计表、缓存与延迟预算和可执行的后续动作。
IP-XACT 元数据打包助手
为 FPGA IP 生成 IP-XACT 风格元数据草案和字段缺失清单。适合企业 IP 库、EDA 工具集成、IP 复用和交付规范化，重点解决“没有元数据的 IP 很难被工具和其他项目稳定复用”这类真实 FPGA 项目问题。输出 IP-XACT 元数据草案、字段缺失清单和可执行的后续动作。
ISP Bayer Pipeline 助手
为 FPGA ISP 预处理链路规划模块顺序、行缓存、位宽和验证点。适合工业视觉、医疗图像、监控设备和边缘视觉预处理，重点解决“ISP pipeline 很容易低估行缓存、位宽增长和边界像素处理”这类真实 FPGA 项目问题。输出 ISP pipeline 结构、行缓存和位宽预算和可执行的后续动作。
JESD204B/C 链路 Bring-up 助手
梳理 JESD204B/C 链路参数、同步状态、寄存器和 ILA 证据，定位同步失败和确定性延迟问题。适合高速采集、射频收发、软件无线电和雷达前端项目，重点解决“SYSREF、LMFC、lane 对齐、Subclass 1 确定性延迟、lane polarity 和同步失败定位困难”这类真实 FPGA 项目问题。输出 JESD204B/C Bring-up 检查表、同步失败定位路径和可执行的后续动作。
LiDAR 点云预处理助手
为 LiDAR 点云 FPGA 预处理规划 pipeline、缓存、带宽和验证向量。适合自动驾驶、测绘、机器人、工业检测和实时点云处理，重点解决“点云数据量大且格式复杂，DDR 和输出接口很容易成为瓶颈”这类真实 FPGA 项目问题。输出 点云 pipeline、缓存和带宽预算和可执行的后续动作。
Linux 设备树与驱动联调助手
梳理 FPGA PL 外设在 Linux 中的设备树、驱动、DMA、IRQ、mmap、缓存一致性和应用调用路径。适合Zynq/MPSoC/PetaLinux、嵌入式 Linux、采集卡和边缘设备，重点解决“很多 PL 外设已经在硬件里跑通，但 Linux 端设备树、中断、缓存和驱动接口不对”这类真实 FPGA 项目问题。输出 设备树核对表、驱动联调步骤和可执行的后续动作。
低功耗时钟使能审查助手
评估 FPGA 低功耗时钟使能方案，避免错误门控和不可验证的功耗假设。适合低功耗设备、边缘 AI、便携式仪器和长期运行系统，重点解决“错误 gated clock 会引入时序和 CDC 风险，CE 策略不清也无法解释功耗”这类真实 FPGA 项目问题。输出 时钟使能审查报告、功耗风险清单和可执行的后续动作。
低速控制总线调试助手
建立低速控制总线从电气到协议到软件访问的诊断流程。适合I2C、SPI、UART、MDIO、JTAG、传感器配置和板级控制，重点解决“低速控制问题会阻断高速接口 bring-up，但经常被忽略”这类真实 FPGA 项目问题。输出 低速总线诊断流程、错误定位表和可执行的后续动作。
LVDS 源同步接口助手
规划 LVDS 源同步接口采样结构、相位调整、约束和 bitslip 测试。适合高速 ADC、相机、传感器、板间互联和自定义源同步接口，重点解决“源同步接口的采样窗口很窄，约束或相位错误会导致偶发 bit 错”这类真实 FPGA 项目问题。输出 LVDS 采样结构建议、源同步约束模板和可执行的后续动作。
MATLAB/Simulink HDL 交接助手
把 MATLAB/Simulink HDL 输出转成 FPGA 工程可接收的接口、定点和验证交接材料。适合算法到 FPGA、模型驱动开发、控制算法和信号处理，重点解决“算法模型和 FPGA 工程之间缺少一致性证据，容易出现数值偏差”这类真实 FPGA 项目问题。输出 定点检查表、接口交接表和可执行的后续动作。
超声多通道波束形成助手
规划超声多通道 FPGA 波束形成链路的通道同步、延时表、权重、定点位宽、DDR/PCIe 输出和验证数据。适合超声、科研成像、多通道采集和实时图像重建原型，重点解决“多通道系统难在通道同步、延时表、位宽增长、数据率和实时显示延迟”这类真实 FPGA 项目问题。输出 波束形成链路规划、通道同步与位宽表和可执行的后续动作。
MIPI CSI-2 D-PHY 助手
整理 MIPI CSI-2 D-PHY 从传感器配置到 FPGA 解包的联调步骤和证据。适合工业相机、医疗图像、边缘视觉、低功耗摄像头采集，重点解决“MIPI 错误常在 PHY、协议、像素格式和缓存之间传递”这类真实 FPGA 项目问题。输出 MIPI 联调检查表、错误状态定位路径和可执行的后续动作。
电机控制 FPGA 实时环路助手
规划 FPGA 电机控制实时环路的采样同步、PWM 生成、编码器接口、保护逻辑、定点算法和软件控制面。适合伺服驱动、机器人、工业控制、电源控制和高实时闭环系统，重点解决“实时控制最怕采样/PWM 不同步、保护响应慢、定点溢出、软硬件职责混乱”这类真实 FPGA 项目问题。输出 实时控制环路表、定点与延迟预算和可执行的后续动作。
电机 FOC/PWM 时序助手
把电机控制 FOC/PWM 时序、采样、保护和 FPGA 实现边界整理成验证计划。适合伺服、电机驱动、逆变器、电力电子和实时控制系统，重点解决“控制算法正确但采样和 PWM 时序错位，会导致系统震荡或保护误触发”这类真实 FPGA 项目问题。输出 FOC/PWM 时序图、保护链路验证点和可执行的后续动作。
多通道同步校准助手
规划多通道 FPGA 系统的时间、幅度和相位校准流程及证据记录。适合雷达阵列、医疗超声、多 ADC 系统和同步测控，重点解决“多通道系统单通道都正常，但合成后误差很大”这类真实 FPGA 项目问题。输出 多通道校准流程、误差统计表和可执行的后续动作。
多时钟 CDC/RDC 设计助手
为多时钟 FPGA 设计梳理 clock/reset domain、CDC/RDC 边界、同步策略、约束和验证方法。适合任何包含采集时钟、处理时钟、DDR 时钟、总线时钟、显示时钟的 FPGA 项目，重点解决“很多上板偶发 bug 来自跨时钟、复位释放顺序或误用 clock enable，而仿真很难复现”这类真实 FPGA 项目问题。输出 CDC/RDC 风险矩阵、同步策略清单和可执行的后续动作。
多 FPGA 划分互联助手
为多 FPGA 系统制定模块划分、互联带宽、同步和联调计划。适合大系统原型、仿真加速、多板联调和高吞吐分布式系统，重点解决“多 FPGA 项目最难的是切分边界和跨板调试，而不是单板实现”这类真实 FPGA 项目问题。输出 多 FPGA 划分方案、互联预算和可执行的后续动作。
多传感器时间戳对齐助手
建立多传感器 FPGA 时间戳对齐方案和误差分析流程。适合雷达、视觉、惯导、测控、机器人和多源数据融合，重点解决“多传感器系统不先解决时间基准，后续算法结论都不可靠”这类真实 FPGA 项目问题。输出 时间戳方案、误差分析和可执行的后续动作。
测控时钟链路审查助手
核对测控类 FPGA 系统时钟链路、同步源、误差预算和测试证据。适合高可靠采集、导航授时、测控系统、同步传感器和分布式设备，重点解决“时钟链路解释不清会导致数据对齐、时间戳和验收口径全部不可靠”这类真实 FPGA 项目问题。输出 时钟链路图、误差预算和可执行的后续动作。
神经网络 DMA Tiling 助手
为神经网络 FPGA 加速器规划 tiling、DMA 调度、片上缓存和吞吐验证。适合FPGA AI 加速、图像识别、目标检测和大特征图处理，重点解决“AI 算子性能往往被数据搬运限制，而不是被乘加计算限制”这类真实 FPGA 项目问题。输出 tiling 方案、带宽估算和可执行的后续动作。
Nios/MicroBlaze 固件交接助手
为 Nios/MicroBlaze 项目生成软硬件交接清单和启动调试路径。适合FPGA 内嵌软核、控制面固件、BSP 交接和软硬件协作，重点解决“硬件修改后固件不知道地址或 BSP 变更，联调反复失败”这类真实 FPGA 项目问题。输出 软硬件交接清单、启动路径和可执行的后续动作。
开源许可证合规审查助手
检查 FPGA Skill 或工程包中的开源许可证风险和可公开范围。适合Skill 包发布、企业项目、开源依赖、脚本和参考代码使用，重点解决“开源 license 不清会影响商业交付和企业内网部署”这类真实 FPGA 项目问题。输出 license 风险表、替换建议和可执行的后续动作。
光模块 EEPROM 链路诊断助手
整理光模块状态、EEPROM 字段和 FPGA 链路计数器，定位光口 bring-up 问题。适合SFP/QSFP 光模块、光纤链路、高速采集和网络设备，重点解决“光口不通时，问题可能在模块、光纤、速率、参考时钟或 FPGA PCS/PMA”这类真实 FPGA 项目问题。输出 光模块诊断表、寄存器解释和可执行的后续动作。
PCIe DMA 采集卡助手
规划 PCIe endpoint、BAR、MSI/MSI-X、中断、DMA 描述符、环形缓冲、主机驱动和吞吐测试。适合高速采集卡、图像采集卡、雷达数据回放卡、实验室仪器板卡，重点解决“PCIe 项目常见问题是枚举失败、BAR/中断/DMA 描述符错误、吞吐不稳定和主机内存瓶颈”这类真实 FPGA 项目问题。输出 PCIe DMA 架构说明、主机联调清单和可执行的后续动作。
PCIe 枚举与驱动联调助手
为 PCIe FPGA 板卡建立枚举、BAR、中断、DMA、驱动和吞吐的分层排查流程。适合PCIe FPGA 采集卡、加速卡和工控主机联调，重点解决“PCIe 联调需要同时看 FPGA LTSSM、主机 BIOS/OS、驱动和 DMA 状态，单看一侧很难定位”这类真实 FPGA 项目问题。输出 PCIe 联调排查表、主机命令清单和可执行的后续动作。
PCIe XDMA/QDMA 性能调优助手
定位 PCIe XDMA/QDMA 吞吐瓶颈，输出 FPGA、驱动和主机系统协同调优建议。适合FPGA 采集卡、加速卡、回放卡和主机驱动联调，重点解决“XDMA/QDMA demo 跑通后仍可能达不到业务吞吐，瓶颈可能在主机和 FPGA 两侧”这类真实 FPGA 项目问题。输出 PCIe 性能瓶颈报告、主机与 FPGA 调优项和可执行的后续动作。
管脚与 Bank 电压规划助手
规划 FPGA 管脚、IO bank、电平标准和约束风险，提前发现硬件设计问题。适合板级设计早期、FPGA 选型、接口规划和管脚分配，重点解决“管脚规划错误往往到 PCB 后期才暴露，修改成本很高”这类真实 FPGA 项目问题。输出 pin 规划风险表、bank 分配建议和可执行的后续动作。
PLL/MMCM 参数审查助手
核对 PLL/MMCM/Clock Wizard 参数、复位 lock 处理和约束一致性。适合多时钟系统、接口 IP、视频、DDR、SerDes 和控制系统，重点解决“时钟 IP 参数错误会在 timing、CDC 或上板稳定性中表现为复杂问题”这类真实 FPGA 项目问题。输出 时钟配置审查、reset/lock 建议和可执行的后续动作。
电力电子保护链路助手
规划电力电子 FPGA 保护链路的延迟预算、故障注入和交付证据。适合电源、逆变器、储能、工业设备和安全保护链路，重点解决“保护链路延迟或误触发会直接影响设备安全”这类真实 FPGA 项目问题。输出 保护链路审查表、延迟预算和可执行的后续动作。
上电复位时序助手
建立 FPGA 上电复位时序图和检查表，降低启动偶发失败风险。适合复杂 SoC FPGA、板卡上电、DDR/PCIe/高速接口和安全系统，重点解决“复位顺序问题常表现为偶发启动失败，复现难度高”这类真实 FPGA 项目问题。输出 复位时序图、检查项和可执行的后续动作。
功耗与温升预算助手
估算 FPGA 动态/静态功耗、时钟/IP/IO 贡献、温升风险和降功耗动作。适合密闭机箱、航空航天、工业现场、医疗设备和高密度板卡，重点解决“很多项目到样机阶段才发现温升超标、核心电源余量不足或风冷条件不满足”这类真实 FPGA 项目问题。输出 功耗预算表、温升风险清单和可执行的后续动作。
产测与 JTAG 边界测试助手
规划 FPGA 板卡产测流程、JTAG 边界连通、接口回环、自检 bitstream、测试记录和不良定位。适合小批量生产、板卡测试、客户验收和维修定位，重点解决“没有产测脚本的 FPGA 产品，出厂和返修只能靠人工经验，漏测和误判都很高”这类真实 FPGA 项目问题。输出 产测流程表、自检项目清单和可执行的后续动作。
工业协议桥接助手
规划工业 IO 协议桥的帧格式、速率匹配、错误检测、寄存器控制、缓存和系统联调方法。适合工业网关、运动控制、传感器汇聚、实验设备和定制协议桥，重点解决“协议桥项目最常见的问题是时序边界、突发拥塞、异常帧和软件寄存器可观测性不足”这类真实 FPGA 项目问题。输出 协议桥设计表、错误处理矩阵和可执行的后续动作。
PS-PL 中断缓存一致性助手
把 PS-PL 中断、缓存一致性、AXI 端口和驱动处理拆成可验证的联调步骤。适合ARM + FPGA 协同控制、DMA、实时采集和边缘设备，重点解决“硬件逻辑和 Linux 驱动同时参与，团队很容易互相甩锅”这类真实 FPGA 项目问题。输出 PS-PL 问题定位树、驱动侧修复建议和可执行的后续动作。
Zynq PS-PL 划分助手
为 SoC FPGA 项目划分 PS、PL、DMA、DDR、驱动和应用软件职责，形成可实现的数据与控制架构。适合Zynq、Zynq UltraScale+、国产 SoC FPGA 项目，重点解决“很多项目把软件该做的事塞进 PL，或把实时链路放到 Linux，导致性能和调试都失控”这类真实 FPGA 项目问题。输出 PS-PL 职责划分表、AXI 与 DDR 访问规划和可执行的后续动作。
PTP/IEEE1588 时间同步助手
审查 FPGA PTP/IEEE1588 时间同步链路和误差预算，输出测试方案。适合工业以太网、同步采集、测控、分布式传感器和时钟系统，重点解决“同步精度不是协议栈自动保证，时间戳位置和时钟链路决定真实误差”这类真实 FPGA 项目问题。输出 时间同步链路图、误差预算和可执行的后续动作。
资源与 QoR 优化助手
根据综合/实现报告识别 FPGA 资源瓶颈、低效结构、重复逻辑、过深缓存和 QoR 优化机会。适合资源接近满载或性能/功耗受限的 FPGA 项目，重点解决“资源优化常被简化成“少用点资源”，但真正要平衡时序、带宽、可维护性和验证成本”这类真实 FPGA 项目问题。输出 资源瓶颈报告、QoR 优化动作表和可执行的后续动作。
Quartus 系统连线审查助手
核对 Quartus Platform Designer 系统连线、地址映射、时钟复位和接口桥接风险。适合Intel/Altera SoC FPGA、Nios、Avalon、AXI 和 Platform Designer/Qsys 工程，重点解决“Platform Designer 连接复杂，错误经常表现为软件无法访问或数据通路卡死”这类真实 FPGA 项目问题。输出 Platform Designer 连线风险表、地址中断核对表和可执行的后续动作。
雷达 FFT/CFAR Pipeline 助手
把雷达 FFT/CFAR 算法拆成 FPGA 可实现 pipeline、位宽预算和验证计划。适合雷达信号处理、测距测速、测控和多通道采集，重点解决“算法能跑不代表 FPGA pipeline 能满足实时性和数值精度”这类真实 FPGA 项目问题。输出 雷达 pipeline 结构、位宽和资源预算和可执行的后续动作。
雷达/测控信号处理链路助手
将雷达/测控信号处理算法映射为 FPGA 定点流水线、数据帧、位宽、延迟、缓存和验证计划。适合雷达、遥测、电子测量、通信测控和科研信号处理，重点解决“算法指标和 FPGA 定点实现之间常出现位宽、溢出、延迟和帧同步偏差”这类真实 FPGA 项目问题。输出 信号处理链路映射表、定点位宽与延迟表和可执行的后续动作。
研发周报自动整理助手
把 FPGA 项目进展、风险、阻塞、测试结果和下周计划整理成周报。适合FPGA 团队项目管理、研发周报、风险同步和交付跟踪，重点解决“项目负责人需要知道真实风险，而不是堆砌流水账”这类真实 FPGA 项目问题。输出 研发周报草案、风险和阻塞项和可执行的后续动作。
实时压缩预处理助手
为 FPGA 实时压缩前处理规划数据格式、缓存、延迟和验证方法。适合视频、采集、存储前处理、边缘设备和带宽受限链路，重点解决“压缩本身之外，前处理的数据布局和缓存常决定系统是否实时”这类真实 FPGA 项目问题。输出 预处理 pipeline、缓存预算和可执行的后续动作。
冗余配置 Golden Image 助手
设计 FPGA 冗余配置和 golden image 策略，提升现场可恢复性。适合航天、工业现场、长期无人值守和远程部署系统，重点解决“没有冗余配置时，现场升级或配置错误会造成设备不可恢复”这类真实 FPGA 项目问题。输出 冗余启动方案、故障注入测试和可执行的后续动作。
寄存器模型文档助手
核对并生成 FPGA IP 寄存器模型文档、驱动宏和一致性差异报告。适合驱动开发、验证、客户文档、寄存器模型和 IP 交付，重点解决“寄存器文档一旦和 RTL/驱动不一致，软件联调会非常痛苦”这类真实 FPGA 项目问题。输出 寄存器文档、差异报告和可执行的后续动作。
RFSoC DDC/DUC 链路助手
梳理 RFSoC DDC/DUC/NCO 处理链路参数，形成可验证的数据通路方案。适合软件无线电、测控、频谱监测、宽带收发和 RFSoC 项目，重点解决“RFSoC 链路参数多，频点、采样率和位宽错一个都会影响整机”这类真实 FPGA 项目问题。输出 DDC/DUC 参数表、位宽预算和可执行的后续动作。
RISC-V 软核外设集成助手
审查 RISC-V 软核与 FPGA 外设集成、地址映射、启动路径和固件测试。适合控制面、教学、国产生态、低成本 SoC 和软核外设项目，重点解决“软核能综合不代表固件能启动，外设和中断经常是首个阻断点”这类真实 FPGA 项目问题。输出 软核集成清单、启动测试步骤和可执行的后续动作。
SATA/NVMe 存储链路评估助手
评估 FPGA 数据到 SATA/NVMe 存储链路的带宽、缓存、完整性和风险。适合高速记录仪、采集存储、图像缓存和离线回放系统，重点解决“存储标称速度不等于持续写入能力，缓存和掉电策略非常关键”这类真实 FPGA 项目问题。输出 存储带宽预算、缓存策略和可执行的后续动作。
SDR 帧同步载波恢复助手
规划 SDR 帧同步和载波恢复 FPGA 实现边界、观测信号和验证向量。适合通信基带、软件无线电、卫星通信和测控链路，重点解决“通信算法从浮点模型到 FPGA 后，定点和时序会改变同步性能”这类真实 FPGA 项目问题。输出 同步链路建议、观测信号清单和可执行的后续动作。
SDR/RFSoC 前端链路助手
规划 SDR/RFSoC 前端采样、频率规划、IQ 格式、DDC/DUC、滤波、时钟同步和软件配置检查。适合软件无线电、RFSoC、宽带采集、通信原型和频谱处理，重点解决“RF 链路调试常混杂模拟、时钟、数字下变频、IQ 格式和软件配置问题”这类真实 FPGA 项目问题。输出 RFSoC 前端链路表、频率与位宽规划和可执行的后续动作。
安全启动与 Bitstream 加密助手
为 FPGA/Zynq 项目制定 bitstream 加密、安全启动、密钥保护、版本回退和现场升级验证方案。适合产品交付、外场升级、企业客户和受控下载场景，重点解决“很多产品只重视功能交付，忽略 bitstream 泄露、版本回滚、密钥暴露和升级失败恢复”这类真实 FPGA 项目问题。输出 安全启动方案、密钥与版本管理清单和可执行的后续动作。
安全启动密钥边界助手
明确 FPGA 安全启动密钥、调试口和交付权限的边界，形成可审计流程。适合企业交付、现场防篡改、私有化项目和敏感环境部署，重点解决“密钥和调试权限一旦处理不当，会带来不可逆的安全和交付风险”这类真实 FPGA 项目问题。输出 安全配置清单、密钥交付边界和可执行的后续动作。
空间单粒子缓解助手
为航天/高可靠 FPGA 项目规划单粒子效应缓解、状态回读、配置刷新、ECC/TMR 和故障注入验证。适合卫星载荷、航天测控、临近空间和高可靠科研设备，重点解决“空间 FPGA 不能只靠功能仿真，需要考虑 TMR、ECC、scrubbing、CRC、状态恢复和在轨可观测性”这类真实 FPGA 项目问题。输出 SEE 敏感点清单、缓解策略矩阵和可执行的后续动作。
SEE Scrubbing 策略助手
为高可靠 FPGA 系统制定 SEE 缓解和 scrubbing 策略，不触及敏感用途细节。适合航天、新空间、高可靠设备和抗辐射 FPGA 系统，重点解决“单粒子缓解不能只写 TMR，必须明确监测、恢复和证据链”这类真实 FPGA 项目问题。输出 scrubbing 策略、TMR 边界建议和可执行的后续动作。
SerDes/Aurora 光纤链路助手
规划高速收发器参考时钟、复位时序、lane bonding、帧格式、CRC、误码计数和链路恢复策略。适合板间互联、光纤传输、机箱背板、遥测数据链和高速同步采集，重点解决“高速串行链路难点在参考时钟、复位顺序、lane 对齐、误码统计、时延确定性和现场定位”这类真实 FPGA 项目问题。输出 SerDes 链路 Bring-up 计划、帧格式与计数器表和可执行的后续动作。
仿真波形异常定位助手
根据波形和日志建立异常传播路径，给出下一批应观测信号和复现实验。适合RTL/IP 联调、TestBench 失败、回归失败和协议握手异常，重点解决“波形信息量大，工程师容易只盯最后一个错误而忽略第一个异常源”这类真实 FPGA 项目问题。输出 异常传播路径、怀疑信号清单和可执行的后续动作。
双目视觉特征流水线助手
拆解双目视觉 FPGA pipeline，输出资源、缓存和验证计划。适合机器人、工业视觉、测量、边缘视觉和实时深度估计，重点解决“双目算法对同步、缓存和延迟敏感，软件模型直接搬 FPGA 风险很高”这类真实 FPGA 项目问题。输出 双目视觉 pipeline、资源预算和可执行的后续动作。
TestBench Scoreboard 助手
根据 DUT 接口、协议和参考模型规划自检 testbench、scoreboard 和结果判定规则。适合IP 验证、项目回归、协议检查和交付前自动化测试，重点解决“没有 scoreboard 的回归只能靠人看波形，无法支撑长期维护”这类真实 FPGA 项目问题。输出 自检 testbench 架构、scoreboard 规则表和可执行的后续动作。
FPGA Timing 收敛实战助手
从 timing report 中定位 FPGA 关键路径，区分约束问题、结构问题、布局问题和工具策略问题。适合中大型 FPGA、视频/通信/采集高频设计，重点解决“Timing 不收敛时很多人只盲目加 pipeline 或改策略，容易引入功能 bug”这类真实 FPGA 项目问题。输出 Timing 根因分类、收敛动作计划和可执行的后续动作。
高校 FPGA 实验课程助手
为高校 FPGA 实验课程生成任务卡、实验讲义、评分表和验收标准。适合IC Coder 大学计划、高校课程、实验教学和板卡培训，重点解决“课程实验如果没有标准任务卡和评分口径，教学效果难以复用”这类真实 FPGA 项目问题。输出 实验讲义、任务卡和可执行的后续动作。
USB3/Type-C 桥接评估助手
评估 FPGA 到 USB3/Type-C 桥接方案可行性、风险和测试路径。适合工业采集、仪器、便携式设备、数据上传和主机接口桥接，重点解决“USB 方案常被低估，控制器、驱动和主机栈决定实际吞吐和稳定性”这类真实 FPGA 项目问题。输出 USB3 桥接方案评估、风险清单和可执行的后续动作。
视频帧缓存 VDMA 助手
建立视频帧缓存和 VDMA 地址映射、缓存一致性、带宽和压力测试方案。适合Zynq 视频链路、采集显示、边缘视觉和帧缓存处理，重点解决“帧缓存错位、撕裂、缓存污染和 stride 错误会直接表现为图像异常”这类真实 FPGA 项目问题。输出 帧缓存布局、VDMA 配置核对表和可执行的后续动作。
HLS Kernel 审查助手
分析 HLS kernel 的性能瓶颈、接口风险和 pragma 取舍。适合AI 加速、图像处理、通信算法、Vitis/Vivado HLS 和 C/C++ kernel，重点解决“HLS 代码可综合不代表能达到吞吐，pragma 和存储结构决定性能”这类真实 FPGA 项目问题。输出 HLS 性能瓶颈报告、pragma 调整建议和可执行的后续动作。
Vivado BD 系统审查助手
从 BD Tcl、IP 参数和地址分配中识别系统集成风险，给出修复顺序。适合Zynq、AXI、DMA、视频、网络和多 IP 集成工程，重点解决“BD 工程能生成不代表系统正确，隐藏连线错误常在上板后才暴露”这类真实 FPGA 项目问题。输出 BD 审查报告、风险连线清单和可执行的后续动作。
Vivado/Quartus 工程复现助手
将 Vivado/Quartus/Gowin 工程整理为可复现构建包，记录工具版本、IP 版本、路径依赖和一键构建命令。适合企业协作、外协交付、客户复现、版本归档，重点解决“FPGA 工程经常只能在某个人电脑上打开，缺 IP、缺路径、缺工具版本，客户无法复现”这类真实 FPGA 项目问题。输出 工程复现包清单、一键构建说明和可执行的后续动作。
XDC 管脚与时钟约束助手
生成和审查 FPGA 管脚、IOSTANDARD、create_clock、generated_clock、input/output delay、clock group 和约束缺口。适合Vivado/Xilinx 项目，也可迁移到 SDC/Quartus 约束思路，重点解决“真实工程中未约束路径、错误时钟、IOSTANDARD、PACKAGE_PIN、false path 滥用非常常见”这类真实 FPGA 项目问题。输出 XDC 约束草案、约束风险清单和可执行的后续动作。
XDC/SDC 跨工具约束助手
审查 XDC/SDC 约束跨工具迁移语义，标记需要人工确认的时序例外。适合多工具链项目、国产 FPGA 迁移、供应链替代和约束审计，重点解决“约束复制过去不等于语义一致，错误例外会掩盖真实 timing 风险”这类真实 FPGA 项目问题。输出 跨工具约束风险报告、约束映射建议和可执行的后续动作。
开源 FPGA 工具链适配助手
评估 FPGA 开源工具链可行性，输出脚本模板、限制说明和替代建议。适合教学、低成本 FPGA、开源生态和快速原型验证，重点解决“开源工具链限制多，如果不提前判断会浪费大量迁移时间”这类真实 FPGA 项目问题。输出 开源工具链可行性报告、脚本模板和可执行的后续动作。
Zynq DMA 驱动联调助手
整理 Zynq DMA 从 PL 到 Linux 驱动和应用的完整联调路径，识别缓存、中断和设备树风险。适合Zynq、MPSoC、PetaLinux、采集卡、图像处理和工业控制项目，重点解决“PL 侧 DMA 看似工作，但 Linux 端拿到旧数据、丢中断或 mmap 地址不对”这类真实 FPGA 项目问题。输出 Zynq DMA 联调路径、设备树和驱动修正建议和可执行的后续动作。