CI 回归失败分拣助手
从 CI 日志和 commit 范围中聚类失败原因,输出 owner、优先级和阻断项
Skill 市场
覆盖高速采集、PCIe DMA、10G Ethernet、Zynq、DDR、板卡调试与交付合规。
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从 CI 日志和 commit 范围中聚类失败原因,输出 owner、优先级和阻断项
梳理 25G/40G/100G Ethernet 从物理链路到包处理的数据通路和调试证据
规划 CameraLink/CoaXPress 采集链路、格式转换、缓存和验证方法
核对 PLL/MMCM/Clock Wizard 参数、复位 lock 处理和约束一致性
为多 FPGA 系统制定模块划分、互联带宽、同步和联调计划
从 timing report 中定位 FPGA 关键路径,区分约束问题、结构问题、布局问题和工具策略问题
审查 RISC-V 软核与 FPGA 外设集成、地址映射、启动路径和固件测试
分析 AXI-Stream 握手、FIFO 深度、时钟域和下游阻塞关系,输出吞吐瓶颈定位结论
为 FPGA/Zynq 项目制定 bitstream 加密、安全启动、密钥保护、版本回退和现场升级验证方案
建立可复现 EDA 环境清单和构建入口,降低工具版本和 license 差异导致的失败
评估 FPGA 低功耗时钟使能方案,避免错误门控和不可验证的功耗假设
建立 FPGA bitstream 远程升级和回滚方案,确保失败可恢复、版本可追溯
梳理 FPGA PL 外设在 Linux 中的设备树、驱动、DMA、IRQ、mmap、缓存一致性和应用调用路径
把高速接口 SI/PI 资料和 FPGA 配置放到同一证据链中审查
分析 EDA 工具日志,归类语法、IP、约束、时序、license、路径、内存和工具版本问题
分层定位 DDR 初始化、校准、读写、突发、仲裁、温漂和压力测试问题
生成和审查 FPGA 管脚、IOSTANDARD、create_clock、generated_clock、input/output delay、clock group 和约束缺口
规划 FPGA 板卡产测流程、JTAG 边界连通、接口回环、自检 bitstream、测试记录和不良定位
对企业私有 FPGA Skill 做发布前安全、依赖、版权和行为审查
制定 DDR 带宽压力测试方案,定位读写冲突、burst 低效和缓存不足问题
为 FPGA ISP 预处理链路规划模块顺序、行缓存、位宽和验证点
梳理 EtherCAT/PROFINET 与 FPGA 逻辑的桥接架构、延迟预算和测试计划
规划超声多通道 FPGA 波束形成链路的通道同步、延时表、权重、定点位宽、DDR/PCIe 输出和验证数据
从现场资料中提取最小复现条件,生成可共享、可脱敏、可执行的问题包
分析 HLS kernel 的性能瓶颈、接口风险和 pragma 取舍
对 FPGA 交付包进行脱敏审查,识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容
规划 LVDS 源同步接口采样结构、相位调整、约束和 bitslip 测试
规划 FPGA AI 加速器的算子划分、量化、缓存复用、DDR 访问、AXI 控制和精度/吞吐验证
整理光模块状态、EEPROM 字段和 FPGA 链路计数器,定位光口 bring-up 问题
把 MATLAB/Simulink HDL 输出转成 FPGA 工程可接收的接口、定点和验证交接材料
定位 PCIe XDMA/QDMA 吞吐瓶颈,输出 FPGA、驱动和主机系统协同调优建议
为 FPGA 上板问题设计片上逻辑分析触发、采样深度、信号分组、状态机观测和复现步骤
审查 XDC/SDC 约束跨工具迁移语义,标记需要人工确认的时序例外
为多时钟 FPGA 设计梳理 clock/reset domain、CDC/RDC 边界、同步策略、约束和验证方法
估算 FPGA 动态/静态功耗、时钟/IP/IO 贡献、温升风险和降功耗动作
审查 Aurora/SerialLite 应用帧格式、错误处理和链路观测点