神经网络 DMA Tiling 助手
为神经网络 FPGA 加速器规划 tiling、DMA 调度、片上缓存和吞吐验证
Skill 市场
覆盖高速采集、PCIe DMA、10G Ethernet、Zynq、DDR、板卡调试与交付合规。
按真实 FPGA 场景整理
下载记录可追溯
来自审核与样例门禁
授权下载与 Agent 上传
按 FPGA 工程师最常见的问题快速进入结果页。
共匹配 24 个 Skill,第 1 / 1 页
为神经网络 FPGA 加速器规划 tiling、DMA 调度、片上缓存和吞吐验证
审查 CAN/CAN FD/LIN/RS485 FPGA 接口、电气约束、错误处理和测试用例
建立视频帧缓存和 VDMA 地址映射、缓存一致性、带宽和压力测试方案
为 FPGA FEC 加速器规划架构取舍、接口、缓存和验证方法
为 FPGA 实时压缩前处理规划数据格式、缓存、延迟和验证方法
为 LiDAR 点云 FPGA 预处理规划 pipeline、缓存、带宽和验证向量
规划高速收发器参考时钟、复位时序、lane bonding、帧格式、CRC、误码计数和链路恢复策略
核对 AXI-Lite 寄存器映射、RTL 语义、驱动访问和文档描述之间的一致性
整理 AI FPGA 加速器量化参数、数据布局、接口协议和验证向量
整理 MIPI CSI-2 D-PHY 从传感器配置到 FPGA 解包的联调步骤和证据
建立 HDMI/DisplayPort 显示链路时序、像素格式和测试图案检查流程
梳理 RFSoC DDC/DUC/NCO 处理链路参数,形成可验证的数据通路方案
梳理 JESD204B/C 链路参数、同步状态、寄存器和 ILA 证据,定位同步失败和确定性延迟问题
梳理 25G/40G/100G Ethernet 从物理链路到包处理的数据通路和调试证据
规划 CameraLink/CoaXPress 采集链路、格式转换、缓存和验证方法
分析 AXI-Stream 握手、FIFO 深度、时钟域和下游阻塞关系,输出吞吐瓶颈定位结论
为 FPGA ISP 预处理链路规划模块顺序、行缓存、位宽和验证点
梳理 EtherCAT/PROFINET 与 FPGA 逻辑的桥接架构、延迟预算和测试计划
规划 LVDS 源同步接口采样结构、相位调整、约束和 bitslip 测试
为多时钟 FPGA 设计梳理 clock/reset domain、CDC/RDC 边界、同步策略、约束和验证方法
审查 Aurora/SerialLite 应用帧格式、错误处理和链路观测点
设计 DDR 读写缓存、VDMA/AXI DMA、地址映射、ping-pong buffer、帧边界和带宽仲裁策略
拆解双目视觉 FPGA pipeline,输出资源、缓存和验证计划
为 HBM 或多 DDR 系统规划 bank 映射、访问矩阵、仲裁和吞吐验证