电机 FOC/PWM 时序助手
把电机控制 FOC/PWM 时序、采样、保护和 FPGA 实现边界整理成验证计划
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把电机控制 FOC/PWM 时序、采样、保护和 FPGA 实现边界整理成验证计划
为 FPGA IP 生成 IP-XACT 风格元数据草案和字段缺失清单
分析高扇出网络对 FPGA 时序和布局的影响,输出复制、层次和约束建议
为 FPGA FEC 加速器规划架构取舍、接口、缓存和验证方法
将 Vivado/Quartus/Gowin 工程整理为可复现构建包,记录工具版本、IP 版本、路径依赖和一键构建命令
规划 SDR/RFSoC 前端采样、频率规划、IQ 格式、DDC/DUC、滤波、时钟同步和软件配置检查
把客户需求、招标技术要求、板卡资料和口头沟通整理成 FPGA 功能边界、接口清单、性能指标、验收口径和风险清单
核对 Quartus Platform Designer 系统连线、地址映射、时钟复位和接口桥接风险
结合 Wireshark、FPGA ILA/SignalTap 和主机计数器定位以太网链路、包格式、丢包和吞吐问题
审查 FPGA PTP/IEEE1588 时间同步链路和误差预算,输出测试方案
为 FPGA 项目生成交付审计包目录、证据索引、缺失项和签核建议
为 FPGA 实时压缩前处理规划数据格式、缓存、延迟和验证方法
检查 FPGA Skill 或工程包中的开源许可证风险和可公开范围
规划 FPGA 管脚、IO bank、电平标准和约束风险,提前发现硬件设计问题
为 LiDAR 点云 FPGA 预处理规划 pipeline、缓存、带宽和验证向量
核对测控类 FPGA 系统时钟链路、同步源、误差预算和测试证据
规划 SDR 帧同步和载波恢复 FPGA 实现边界、观测信号和验证向量
从原理图、管脚表和外设清单中识别 FPGA 板级接口、IO bank、时钟、复位、电平和调试通道风险
将现场问题日志整理成可共享的脱敏包,并保留足够复现信息
规划高速收发器参考时钟、复位时序、lane bonding、帧格式、CRC、误码计数和链路恢复策略
为 PCIe FPGA 板卡建立枚举、BAR、中断、DMA、驱动和吞吐的分层排查流程
根据波形和日志建立异常传播路径,给出下一批应观测信号和复现实验
规划工业 IO 协议桥的帧格式、速率匹配、错误检测、寄存器控制、缓存和系统联调方法
把雷达 FFT/CFAR 算法拆成 FPGA 可实现 pipeline、位宽预算和验证计划