IC CoderIC Hub
返回角色导航

FPGA 角色

FPGA RTL 设计工程师

把接口、状态机、跨时钟、复位和可综合约束写成稳定可交付的工程实现。

RTLCDCXDCQoR

推荐 Skill

全部 Skill

多时钟 CDC/RDC 设计助手

高速接口与数据通路4.7
鹏野嘉途v3.0.0

为多时钟 FPGA 设计梳理 clock/reset domain、CDC/RDC 边界、同步策略、约束和验证方法

CDCTimingFPGA
已验证76 次
更新于 06/11
详情

XDC 管脚与时钟约束助手

约束时序与资源收敛4.7
鹏野嘉途v3.0.0

生成和审查 FPGA 管脚、IOSTANDARD、create_clock、generated_clock、input/output delay、clock group 和约束缺口

XDCTimingVivado
已验证73 次
更新于 06/11
详情

资源与 QoR 优化助手

约束时序与资源收敛4.8
鹏野嘉途v3.0.0

根据综合/实现报告识别 FPGA 资源瓶颈、低效结构、重复逻辑、过深缓存和 QoR 优化机会

TimingDDRFPGA
已验证119 次
更新于 06/11
详情

Vivado/Quartus 工程复现助手

SoC 软件与工程自动化4.8
鹏野嘉途v3.0.0

将 Vivado/Quartus/Gowin 工程整理为可复现构建包，记录工具版本、IP 版本、路径依赖和一键构建命令

VivadoQuartusCI
已验证80 次
更新于 06/11
详情