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Zynq PS-PL 划分助手

为 SoC FPGA 项目划分 PS、PL、DMA、DDR、驱动和应用软件职责,形成可实现的数据与控制架构。适合Zynq、Zynq UltraScale+、国产 SoC FPGA 项目,重点解决“很多项目把软件该做的事塞进 PL,或把实时链路放到 Linux,导致性能和调试都失控”这类真实 FPGA 项目问题。输出 PS-PL 职责划分表、AXI 与 DDR 访问规划和可执行的后续动作。

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Benchmark
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Benchmark 套件
格式与元数据样例

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11/11
100%
FPGA 工作流场景样例

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27/28
96%
安全边界样例

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11/11
100%
回归与复现样例

content/audit/evidence/ps-pl-partition-planner/bm-regression.json

5/6
83%
包盘点
包哈希
sha256:11d645df4a0d0f10
文件数
7
可执行文件
0
复核结论
可发布
复核团队
IC Hub 审核团队
复核时间
2026-06-11

已知限制与下一步

适用边界

审核结论只覆盖 Skill 包内容、安装计划和公开样例,不替代真实 FPGA 项目的上板测试、客户验收和安全审批。

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