高速接口时序例外审查助手
审查高速接口相关时序例外，判断哪些是 IP 推荐、哪些是工程假设、哪些可能隐藏真实违例。适合PCIe、Ethernet、Aurora、DDR、ADC/DAC 等高速接口项目，重点解决“高速接口 IP 往往带一堆自动约束，用户再叠加手工约束后容易掩盖真实时序风险”这类真实 FPGA 项目问题。输出 时序例外审查表、可疑约束清单和可执行的后续动作。
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- 包哈希
- sha256:88597c94366357ba
- 文件数
- 7
- 可执行文件
- 0
- 复核结论
- 可发布
- 复核团队
- IC Hub 审核团队
- 复核时间
- 2026-06-11
已知限制与下一步
审核结论只覆盖 Skill 包内容、安装计划和公开样例，不替代真实 FPGA 项目的上板测试、客户验收和安全审批。