已通过高速接口与数据通路v3.0.0

DDR 帧缓存与乒乓缓存助手

设计 DDR 读写缓存、VDMA/AXI DMA、地址映射、ping-pong buffer、帧边界和带宽仲裁策略。适合图像、雷达矩阵、采集回放、AI 前后处理和多路缓存项目，重点解决“DDR IP 能校准通过不代表系统能稳定跑，真实瓶颈在 burst 效率、仲裁、读写冲突和帧边界”这类真实 FPGA 项目问题。输出 DDR 缓存方案、地址映射与带宽表和可执行的后续动作。

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Benchmark

通过率

96.9%

检查项

风险等级

低

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必需的 frontmatter 和章节已存在。

硬编码密钥扫描

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未发现私钥、云密钥、token 或长通用密钥。

高风险行为扫描

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未发现递归删除、云 metadata 访问、编码 shell 或未复核外传动作。

依赖声明检查

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该 Skill 包未包含运行时依赖清单。

沙箱 dry-run 就绪性

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该包以文档和参考资料为主，已标记为 dry-run 就绪。

Benchmark 证据完整性

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评分 92，等级 A-，通过率 96.9%。

人工复核门禁

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Status is reviewed.

Benchmark 套件

格式与元数据样例

content/audit/evidence/ddr-frame-buffer-planner/bm-fmt.json

12/13

92%

FPGA 工作流场景样例

content/audit/evidence/ddr-frame-buffer-planner/bm-scenario.json

31/32

97%

安全边界样例

content/audit/evidence/ddr-frame-buffer-planner/bm-safety.json

12/13

92%

回归与复现样例

content/audit/evidence/ddr-frame-buffer-planner/bm-regression.json

6/6

100%

包盘点

包哈希: sha256:28177c85dc132f62
文件数: 7
可执行文件: 0
复核结论: 可发布
复核团队: IC Hub 审核团队
复核时间: 2026-06-11

已知限制与下一步

适用边界

审核结论只覆盖 Skill 包内容、安装计划和公开样例，不替代真实 FPGA 项目的上板测试、客户验收和安全审批。

账号授权接通后可开放受控下载。